三星代工巩固与主要EDA公司的合作伙伴关系

来源：EETOP 2023-07-05 12:17:48

在今年的三星代工论坛上，该公司透露了如何加强与 Synopsys、Cadence 和 Ansys 的联系。三星在其代工论坛上透露了该公司对其代工业务的近期和长期计划。

首先，该公司强调了其扩大其2纳米（nm）工艺和特种工艺应用的计划。三星还宣布打算通过巩固与主要EDA公司的关系来增强对客户的无晶圆厂支持。在这篇文章中，我们将介绍三星与Synopsys、Cadence和Ansys等EDA公司建立的一些主要合作伙伴关系。Synopsys

在今年的晶圆厂论坛上，三星加强了与EDA公司的联系，其中之一就是Synopsys。

这两家公司最近扩大了他们的合作协议，共同开发广泛的知识产权（IP）组合。为了最大限度地降低设计风险，加快各种应用的芯片成功率，这项合作加强了Synopsys为三星的先进工艺提供的IP，包括8LPU、SF5、SF4和SF3。Synopsys还在为三星的SF5A和SF4A汽车工艺节点优化IP，以满足严格的温度和可靠性要求。

(资料图片仅供参考)

Synopsys-Samsung 硅晶圆。图片由Synopsys提供

Synopsys和三星代工厂还帮助芯片公司在三星最先进的工艺技术上加速设计2.5D和3D多芯片系统。两家公司正在提供经过认证的EDA参考流程，包括Synopsys 3DIC编译器和用于芯片到芯片连接的UCIe IP，以帮助设计人员在三星代工的5纳米、4纳米和3纳米工艺上开发多芯片系统。

Synopsys 和三星代工厂之间的其他值得注意的合作包括为三星代工厂的 SF2 工艺开发优化的设计流程，以及与三星代工厂为其 14LPU 工艺技术开发的射频集成电路 (RFIC) 设计的新参考流程。

Cadence

三星还在今年的晶圆代工论坛上宣布了与 Cadence 合作的计划。

首先，两家公司宣布他们将利用 Cadence 的 Integrity 3D-IC 平台来设计下一代多芯片封装。具体来说，他们的目标是为 Cadence 的工具提供参考流程、封装设计套件和 Samsung 3D CODE 标准，以消除流程复杂性和系统范围完整性问题等设计挑战。

在此公告发布后，Cadence 透露，Cadence Design Systems 已开发出全面的、经过认证的背面实现流程，以支持 Samsung Foundry 的 SF2 工艺节点。Cadence RTL-to-GDS 流程针对 Samsung Foundry 的 2nm 工艺技术进行了优化，包括各种解决方案和系统，例如 Genus 综合解决方案、Innovus 实现系统和 Tempus Timing Signoff 解决方案等。背面布线增强了 PPA 结果并缓解了前端层的拥塞，使其适用于配电网络、时钟树网络和信号布线。

Cadence 的数字和定制模拟工作流程现已获得三星代工厂 SF2 和 SF3 工艺的认证。通过经过认证的流程，使用 Cadence 的设计人员将能够获得Cell-swapping 支持, mixed-row解决方案、掩膜移位单元以及对各种直线标准单元的支持等功能，以在这些设计中实现更高的密度和可靠性。

ANSYS

三星在今年的 Foundry 论坛上宣布的最后一家 EDA 厂商是 Ansys。

在上述三星和 Synopsys 开发的 RFIC 设计中，Ansys通过其 RaptorX 电磁建模系列、Exalto 电磁提取和Signoff 以及 Ansys VeloceRF 电感器和变压器设计工具提供了golden signoff electromagnetic analysis” 。

Ansys 和 Samsung 的新参考流程。图片由Ansys提供

Ansys 随后宣布，其RedHawk-SC 和 Totem 电源完整性Signoff 解决方案已获得三星最新 2nm 硅工艺技术的认证。此外，Samsung Foundry 还针对三星多芯片封装技术对Ansys 的热完整性和验证平台进行了认证。通过此次合作，Samsung Foundry 和 Ansys 希望提高三星工艺中 2.5D 和 3D IC 的热可靠性和性能。

三星巩固其半导体领导地位

三星正在寻求多种方法来推进其工艺节点和功能。通过改进工作流程以及与业界主要 EDA 厂商的合作，该公司确保在 Samsung Foundry 的流程上构建更先进的 IC。此举巩固了三星在半导体行业的地位，并使下一代芯片的设计更容易为所有人所接受。

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